home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / lang / c++-part1 / 6044 < prev    next >
Encoding:
Internet Message Format  |  1996-08-06  |  2.2 KB
  1. Path: news.halcyon.com!usenet
  2. From: thom@halcyon.com (Thom Randolph)
  3. Newsgroups: comp.lang.c++
  4. Subject: Re: C -> VHDL
  5. Date: Sun, 11 Feb 1996 18:18:24 GMT
  6. Organization: Northwest Nexus Inc.
  7. Message-ID: <311e31a3.236285851@news.halcyon.com>
  8. References: <DMAyp6.F06@tumlis.lis.e-technik.tu-muenchen.de> <4f83gc$dg@knot.queensu.ca>
  9. Reply-To: thom@halcyon.com
  10. NNTP-Posting-Host: blv-pm3-ip7.halcyon.com
  11. X-Newsreader: Forte Agent .99d/32.182
  12.  
  13. Wintermute <3mal5@qlink.queensu.ca> wrote:
  14.  
  15. >markusr@tumlis.lis.e-technik.tu-muenchen.de (Markus Rettinger) wrote:
  16. >>Now I am looking for tools especially PD-/Shareware/Freeware tools that convert 
  17. >>C/C+/C++ codes into VHDL.
  18. >
  19. >I'm not sure if this is known, but C/C++ is a programming language that
  20. >compiles to executable code, while VHDL is a hardware description language that
  21. >'compiles' to a hardware specification.
  22. >
  23. >I suppose it's possible such tools exist, but are you sure that's what you
  24. >want?
  25. >
  26. >--
  27. >Wintermute  <3mal5@qlink.queensu.ca>  <http://qlink.queensu.ca/~3mal5/>
  28. >
  29. >"If I really knew how to write, I could write something that someone 
  30. >could read and it would kill them."  -  william s. burroughs
  31. >
  32.  
  33. Actually, in the hardware design world, since designs are so much more
  34. complicated now, it is quite common to write a behavioral simulation
  35. of what you're trying to design. These simulation models can easily
  36. become very complex. If they are designed in native VHDL from the
  37. start, then you're stuck with relatively slow executions in order to
  38. determine if your design will perform correctly. So, very often C
  39. or C++ is used because it is generally 10 to 1000 times faster than
  40. a VHDL simulation. But, once the model is functionally correct, it 
  41. must then be converted into a language that actually represents the
  42. hardware. If the resulting VHDL (or Verilog) doesn't explicitly define
  43. actual wires and parts (architecture), then it is often synthesized
  44. from a functional description into actual architecture by another
  45. tool. So, there is actually a good reason for needing such a tool. 
  46. Since the VHDL simulator often runs $1000s, and the synthesis tools
  47. often run $10,000s, the ancillary tools such as for converting C to 
  48. VHDL are often not free.
  49.  
  50. I hope some of this makes sense. Sorry if I ramble....
  51.  
  52.  
  53. Thom Randolph
  54. thom@halcyon.com
  55.  
  56.  
  57.